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中川 明夫（なかがわ あきお）は IGBTの発明者の一人で、1984年IGBTの破壊原因であるラッチアップが起こらないノンラッチアップIGBTを開発し、現在のIGBTを実現した。
発明例
高効率高速200Vダイオードの開発[2]
1979年当時、ダイオードを高速化するためにキャリア寿命を短くすると高耐圧ダイオードの場合、順方向電圧降下が増大する問題があった。この問題を解決するためpinダイオードの動作メカニズムを詳細に解明することで、順電圧降下を下げかつ逆回復時間を60nsecと短くする技術を世界で初めて確立し実際の製品に適用した。具体的には高抵抗i層の厚みWとキャリア寿命τが次の関係：W2/τ=8μkT/q （μ：電子と正孔の平均の移動度）を満たす時、順電圧降下が最低になることを理論的に見出した。この条件を満たすようにτを短く設定することで順電圧降下0.85V、逆回復時間60nsecを実現した低損失、高速の200V 30A素子を世界で初めて開発し、事業化に成功した。
ノンラッチアップIGBTの開発[3]
1982年、GEがIEDM（International Electron Device Meeting）で初めてIGBTの素子原理を論文発表した。米国の半導体メーカーのGE、RCA、モトローラ等が競って技術開発を行ったが、寄生サイリスタのラッチアップを防ぐことができず実用化には至らなかった。
1984年、寄生サイリスタのラッチアップを完全に防止する技術を世界で初めて開発し、バイポーラトランジスタを置き換えるために必要となる「負荷短絡耐量（説明は後述）」をIGBTにおいて初めて実現した。これにより1985年に大電流IGBTの事業化に世界で初めて成功した。「負荷短絡」とは例えば600V定格IGBTをオン状態にしたまま、素子に直接300Vの電圧を印加する過酷な試験で、素子には大電流が流れ、かつ、素子に生じる電圧降下が300Vになることで高電圧を支える必要がある。ラッチアップを防ぐために開発した技術は次の2つである：
(1)ソースでゲートを取り囲む細長いストライプパターンを採用することで局部的な電流集中を防いだ。また、寄生サイリスタのラッチアップ電流値JLはソースで挟まれたポリシリコンゲートの短辺の幅の逆数に略比例することで求まることを理論的に見出した。
(2) 高電圧を印加した時、素子に流れる電流はMOSゲートから供給される電子の飽和電流がPNPトランジスタで増幅されることで決まるので、MOSゲートの電子飽和電流を一定値に制限し、素子電流を上記のラッチアップする電流値JL以下に制限することで、実質上ラッチアップを防止できることを見出した。
これにより世界で初めてラッチアップしないIGBTの開発に成功した。この技術を用いて、1985年に大電流IGBTモジュールを世界に先駆けて製品化した。また、ノンラッチアップ構造の基本特許を国内および米国、欧州で取得し、IGBTの事業を成功に導いた。
1986年には1800Vの高耐圧IGBTをシリコン直接接合技術を用いて開発し、IGBT高耐圧化の目処を立てた。
このノンラッチアップIGBTの基本概念は事実上の標準技術として世界のほとんどのIGBTで採用されている。最近では６kVまでの高耐圧化が進み、JRや新幹線で高耐圧IGBTが採用され、GTOを置き換えるに至った。
ノンラッチアップIGBTの開発に対して、2010年9月IEEE WILLIAM E. NEWELL POWER ELECTRONICS AWARDを受賞。
パワー素子用２次元デバイスシミュレータの開発
1980年代LSI用MOSFETの２次元デバイスシミュレータは世界各社で開発されたが、パワー素子用の２次元シミュレータは電子と正孔の両方を扱い、バンドギャップの縮小、フェルミ統計、SRHとオージェ再結合、不純物濃度依存キャリア寿命の効果等を含め、かつ500V以上の電圧が印可されるため数値計算の収束性が悪く実用化は難しいとされた。従来、ガウスの消去法で解くのは不可能とされた常識を覆し、係数行列を効率的に直接反転して解くプログラムを開発し、世界で初めてどのような条件下でも収束する２次元デバイスシミュレータの基本構造の開発に成功した。この結果、1982年初めてGTOの２次元ターンオフの解析に成功。1983年にはIGBTの設計に適用しターンオフメカニズムを詳細に解析することで前述したようにノンラッチアップIGBT構造の開発に結び付けた。
さらに、直接法だけでは計算速度が高速ではないため反復解法と組み合わせ、反復法が破綻したとき直接法を用いること、および任意の外部回路で計算ができるように外部回路のシミュレータと結合することで1988年に実用的パワー素子用のデバイスシミュレータTONADDEⅡの開発に成功した。これによりパワー素子開発の効率化が促進した。例えば、(1)1990年、埋め込み酸化膜に電圧を持たせることで高耐圧を実現できる高耐圧SOI技術の検証、(2)1993年、IGBTにトレンチゲートを採用することで電子の注入が促進され、電圧降下が下がるため4500VのトレンチIGBT(IEGT)が実現できることを理論的に予測した。これにより4500V IGBTの事業化へとつながった。
高耐圧SOIパワーIC技術の発明と開発
CMOS技術は多くの素子を１チップ上に集積できるが、100V以上の高耐圧素子を集積化するには向いていない。高耐圧素子を素子分離するには誘電体分離があるがコストが高いという欠点があった。候補者は空乏層で電圧を持たせる従来方式の誘電体分離と異なり、空乏層だけでなく埋め込み酸化膜にも電圧を分担させて高耐圧を実現することで、トレンチ分離可能な薄いシリコン層で高耐圧が実現できる新しい高耐圧SOI構造を1986年に考案し、1990年に論文発表した。これにより、サイリスタ動作する横型IGBTを用いたインバータ回路をトレンチ分離で１チップ化が可能となり500V 1A、3AのインバータICを製品化した。現在ではこの方法によりPDP（プラズマ）ディスプレーを駆動する200V耐圧のPDPドライバICや車載用ICなどが数社から製品化されている。
高耐圧SOI技術は高耐圧ICの基本技術であり、1998年にパワー素子の国際学会ISPSDのISPSD AWARDを受賞した。
パワーIC用横型DMOSの開発
BiCMOS制御回路に横型DMOSのパワー段を搭載した10Vから60V耐圧のパワーICは近年、車載用、民生用のモータ制御や電源、オーディオ用ICとして広く使われている。従来、これに搭載される横型DMOSは電流密度が高くなると耐圧が低下する欠点があった。中川はパワーIC開発チームを率いてこの改善にあたり、同チームは1998年にAdaptive Resurf技術（高抵抗ドリフト層の不純物濃度をドレイン側で高くする構造）を考案し、大電流が流れても耐圧が劣化しない横型MOS構造を世界で初めて開発し、特許を取得した。この構造はBiCDパワーICとして製品化され、車載用ブレーキシステムなど種々の分野のパワーICで使われ、世界的な標準技術になっている。
特許関連
国内特許100件以上、米国特許190件以上を取得
表彰歴
平成２年 ３月 大河内記念技術賞(IGBT技術開発に関して)
平成７年１０月 関東地方発明奨励賞
平成９年 ７月 東芝社長特別表彰(パワーデバイスシミュレータの実用化とIGBTの製品化)
平成10年 5月 ISPSD Award(SOIパワーICの論文に関してISPSD学会より表彰)
平成10年 10月 関東地方発明表彰 神奈川県知事賞(IGBT特許に関して)
平成12年 SEMI Leadership Award受賞
平成16年 １月 関東地方発明奨励賞(横型DMOSに関する特許に関して)
平成22年 9月 IEEE WILLIAM E. NEWELL POWER ELECTRONICS AWARDの受賞
経歴
・2009年 9月 (株)東芝 退社
・2005年10月 (株)東芝 セミコンダクター社 首席技監
・1999年 4月 (株)東芝研究開発センター 先端半導体デバイス研究所 技監
・1994年 4月 同材料デバイス研究所 第３研究所 研究主幹
・1988年 7月 総合研究所 電子部品研究所 研究開発グループ責任者
・1987年 4月 同電子部品研究所 研究開発グループ 主任研究員
・1981年 9月～1983年 2 月 米国マサチューセッツ州立大学客員研究員
・1974年 4月 東京芝浦電気入社
・1984 年 6月 東京大学大学院工学系研究科 工学博士
博士論文「改善した一次元半導体素子モデルとその素子設計及び動作解析への応用」
脚注
- ^ http://nakagawa-consult.main.jp/index.html
- ^ “" Computer aided design consideration on low loss p-i-n diodes "”. 2021年6月17日閲覧。
- ^ “"Non-latch-up 1200V 75A bipolar-mode MOSFET with large ASO "”. 2021年6月17日閲覧。